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可编程器件在雷达数据处理中的应用

可编程器件在雷达数据处理中的应用 2011： 近年来，可编程逻辑器件的使用对电子产品的迅速发展产生了巨大影响，它设计灵活、速度快、更改方便，在数据处理电路的设计中得到广泛的应用。采用可编程逻辑器件实现数字系统设计有许多优点，最明显的是系统的器件使用数大大减少，其次可节约昂贵的PCB板面积、降低电源功耗和缩短调试时间，最大优点是设计的灵活性，这是分立元件所无法具备的特征，另一个优点还在于允许使用设计工具帮助你自动地进行设计。　　高密度现场可编程逻辑器件包括复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD）和现场可编程门阵列器件（FieldProgrammable Gate Array，FPGA）两大类。由于CPLD有时延可预测的特点，在单脉冲二次雷达的数据处理电路中我们采用了CPLD器件，下面对CPLD器件的特点及其应用分别加以说明。2CPLD的结构和特点　　CPLD的构成通常可分为：可编程内连线（Programmable Interconnect）、逻缉块（LogicBlock）、乘积项阵列（Product－Term Array）、乘积项分配（Product－Term Distribution）、输入／输出单元（I／Ocells）。　　以Lattice公司的在系统可编程器件ispLSI1032E为例，按芯片集成度分，每片包括如下的组成：可编程逻缉门：6000；触发器：192；输入端口：8；输入／输出端口：64；引脚：84。　　按结构分，每片由4个大块（megablock）构成，每个大块又包括：8个通用逻缉块、1个输出线路汇集块、2个输入端口、16个I／O单元、1个输出选通使能，如图1所示。而每个通用逻缉块按内部逻缉可分为4块：与门阵列、乘积项分配阵列、可重配置触发器、控制功能块。

对于ispLSI1032E，64个I／O单元可直接连到I／O端口，还可编程为：组合逻缉输入；寄存器输入；锁存器输入；输出；三态输出。且所有输出端都可设定为高电平激活或低电平激活，I／O端信号电平与TTL兼容，能提供4mA驱动电流或8mA吸收电流。　　ispLSI1032E还有4个外部时钟输入端，允许用户在片内使用外部时钟，此外，片内还有1个专用逻缉块，用户也可自己生成1个时钟信号，这些时钟信号都可作全局时钟使用。　　为方便用户使用，CPLD器件还提供了强大的元件库，这些元件都由芯片内的基本元素构成，其中包括CPLD器件本身的元件库，常用的74系列元件库，用户还可以用以上两个库中的元件构造自己的元件或元件库，而这些库中元件的使用对用户来讲完全一样，从库中拖出即可。CPLD本身提供的元件包括以下几类：编／译码器；计数器，包括二进制、十进制和格雷码计数器；输入／输出端口，包括输入、输出、输入／输出双向端口；逻辑门，包括与门、或门、非门、与非门和或非门；多路选择器和分配器；寄存器，包括D触发器、JK触发器、T触发器、D锁存器、移位寄存器以及带清零功能、预置功能的各类触发器。3CPLD的应用　　原单脉冲二次雷达已采用了中小规模集成电路，而我们改型中要修改部分设计，为此改用了新型可编程逻辑器件CPLD，由于CPLD器件的集成度较高，且具有可编程性，改型后不仅PCB板的面积约缩小到原来的三分之一，而且很顺利地完成了重新设计和系统调试，效果很理想。下面就CPLD的几个典型应用加以说明。3．1计数器和比较器电路　　雷达是通过测量电磁波打到物体上并反射回来所需的时间来测量距离的，对于单脉冲二次雷达，其系统频率为8．276MHz，当前距离计数器提供精度0．01海里（相当于一个系统时钟）的15位目标距离值。距离收听区间代表系统能够处理目标的距离范围，要求能在0～255海里间选择，这部分电路包含两组计数器：一组为1海里进位信号产生计数器，实际为一个102分频计数器，即每计满102个时钟送出一个1海里进位信号；另一组为海里计数器，1海里进位信号作为该计数器的使能信号，该计数器的计数值对应于海里数，而距离收听区间的起始值和结束值（即测距范围）可以预置，通过距离收听区间计数值与预置值的比较，产生距离区间标志信号，以表明所测目标是否在测距范围内。具体电路简化后如图2所示，其中R0～R15为目标距离值，RL0～RL7为距离收听区间计数值，距离收听区间为5～250海里，RLI为距离区间标志位。这些电路用CPLD器件来实现只用了一片ispLSI1032E不到二分之一的资源。3．2长延迟电路　　二次雷达的应答信号由12个码脉冲和一个框架脉冲对（F1，F2）构成，框架脉冲对之间的间隔为168个系统时钟，12个码脉冲和1个X脉冲（暂未用）等间隔地分布在框架对之间，即每隔12个系统时钟存在一个码脉冲或框架脉冲，如果延迟168时钟的脉冲和未延迟的脉冲同时存在，则可以认为存在一个框架，当然实际判别要复杂得多，但基本原理 是一样的，其简化电路如图3所示：93422是一片256×4位的静态RAM，它的地址由一个168分频计数器产生，每当RAM地址发生变化时，先读出该地址单元的内容，再写入新的内容，由于地址计数器是168分频的，因此读出某信号比写入该信号延迟168个时钟，所以通过比较输入和输出RAM的信号，即可判别是否有框架存在，而这里的延迟线保证了当地址发生变化时，对RAM先进行读操作，再进行写操作。但要说明的是CPLD器件内没有RAM和延迟线，所以这里需要一片静态RAM93422和一片延迟线，而其它电路都可以由CPLD器件来完成。3．3短延迟电路　　二次雷达中还经常用到短延迟电路，以达到时序相配合的目的，如对旁瓣抑制信号RSLS要延迟5个时钟周期，除了可以象长延迟电路一样用地址计数器和RAM构成延迟电路来实现外，更简单的一种方法是采用4×4寄存堆和分频器来构成，如图4所示：寄存器堆的读写使能经二分频和四分频后分别作为寄存器堆的高位地址和低位地址，而寄存器堆的读使能是写使能经5个时钟周期的延迟后产生的，因此同一信号从写入寄存器到读出寄存器刚好相差5个时钟周期。3．4判别准则电路　　在二次雷达中，对飞机的回答依照一定的准则进行判别，这个准则实现起来有一定的复杂性，因为作出判定所依据的条件很多，而且要求在1．45μs的时间内完成判定，因此只有通过高速的硬件电路来完成，这里可用PROM来实现各种判别，地址是判别的条件，内容是判别的结果。下面以军事应答的判别为例，说明其工作原理：军事应答是一种特殊应答，它是由连续两个相隔3个码脉冲位置（36个系统时钟）的框架对组成，而军事告警应答则是由连续四个分别相隔3个码脉冲位置的框架对组成，若前 一个应答有SPI码脉冲，且此码脉冲又是后一个应答的F1框架，则可判定为一个军事应答；若连续出现两个军事应答，则可判定为一个军事告警应答，判别PROM为容量128×4位，地址分别由四个连续应答的F1框架脉冲和SPI脉冲构成，内容则是判别结果，若两个应答构成军事应答关系，则这两个应答的输出都为“1”，因此，当两个连续的应答被标注，则可判定有一个军事应答，当四个连续的应答被标注，则可判定有一个军事告警应答，根据以上准则得表1，可用一片BPROM芯片82S131来实现，但随着时代的变迁，BPROM芯片已基本停产，很难找到货源，为此，我们改用CPLD器件来实现，对表1用卡若图简化后，得输出逻辑表达式： 　　上述的组合逻辑在CPLD器件中很容易实现，具体电路如图5所示。4结束语　　采用可编程器件，不仅大大简化了PCB板的布板，将原来数十片甚至上百块通用IC芯片压缩进一块CPLD芯片，更重要的是可编程器件在输入／输出管脚能不变的情况下，可随时修改电路设计，大大 缩短了产品的设计周期；而且在外围电路保持不变的情况下，换一块CPLD芯片就能实现一种新的功能，该特点对于开发系列化产品尤其重要。

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